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SOFERTECHNICALFILE

在Allegro中等长设置的高级应用

――Memory部分等长设置

DocScope:CadenceAllegro15.x

DocNumber:SFTCA06009

Author:SOFER

CreateDate:2005-8-30

Rev:1.00

SOFERTECHNOLOGY

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上海索服电子科技有限公司

布线规则要求

走线托扑结构：

等长要求：

1，走线长度为匹配电阻两端走线长的相加（A＋B）

2，需要考虑北桥芯片内部长度（P）

3，等长为：P+A+B长度误差50Mil（组内）

术语：XNet

上图中A和B两个网络通过一个电阻连接，这种情况两个网络通过一个电阻或电容、电感连接在Cadence里

我们称一个XNet。（X：eXtend）

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操作步骤：

1，设置电阻的模型，模型设置好了软件自动会把A，B看成一个XNet。

a)菜单：AnalyzeSI/EMISimModel…，出现警告直接点Yes.

b)找到电阻或排阻的DevTypeValue，如下图：

注意：在这界面下可以直接在PCB板子点击器件，模型界面下会自动跳到该器件DevType地方。

选中上面的RN_8P_rn_8p是所有的排阻，而下面的RN*是具体的某个排阻。

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