静态时序逻辑电路.ppt

基于（传输门实现的）Mux的LatchCLKCLKCLKDQ尺寸设计容易晶体管数目多（时钟负载因而功耗大）基于（传输管实现）Mux的LatchNMOSonlyNon-overlappingclocks不重叠时钟（1）仅NMOS实现，电路简单，减少了时钟负载（2）有电压阈值损失（影响噪声容限和性能，可能引起静态功耗）CLKCLKCLKCLKQMQM主从（Master-Slave）边沿触发寄存器时钟为高电平时，主Latch维持，QM值保持不变，输出值Q等于时钟上升沿前的输入D的值，效果等同于“正沿触发”效果等同于“负沿触发”的主从寄存器只需互换正Latch和负Latch的位置传输门实现的正负latch实现MS寄存器正Latch负Latch基于传输门多路开关的latch对建立时间、延迟时间和维持时间TJU.ASICCenter---ArnoldShi建立时间：I1+T1+I3+I2延迟时间：T3+I6维持时间：约为0Clk-Q的延时TJU.ASICCenter---ArnoldShiSet-upTime的仿真过程TJU.ASICCenter---ArnoldShiVolts1Time(ns)2D3clk4Q5QM6I2out7tsetup=0.21ns8正常工作9Set-upTime的仿真TJU.ASICCenter---ArnoldShiVolts1Time(ns)2D3clk4Q5QM6I2out7tsetup=0.20ns8没有正确触发9采用弱反相器可减少一个时钟控制的传输门减少时钟负载的主从寄存器TJU.ASICCenter---ArnoldShi设计复杂性增加：尺寸设计要保证能强制写入反相导通：当T2导通时，第二个触发器有可能通过传输门T2的耦合而影响第一个触发器存储的数据。TJICTJU.ASICCenter---ArnoldShiTJICTJU.ASICCenter---ArnoldShi*progressivelyskewtheinputwrttotheclockedgeuntilthecircuitfails.*theclockisenabledbeforethenodesonbothsidesofthetransmissiongateT2settletothesamevalue*Clkand!clkareneverperfectinversionsofoneanother–mustgenerate!clkandroutebothsignals(variationscanexistinthewiresusedtoroutethetwoclocksignalsandloadcapacitancescanvary)Clockskewcanresultinclockoverlap**Forlecture16transistorswithaclockloadof8(4onclkand4on!clk)–fastandstatic*Forlecture-8transistorSRlevelsensitivelatch-twoclockloads(sized)Nostaticpowerconsumption,but…RatioeddevicewheresizingiscriticaltoensureproperfunctionalityForthecaseshown,M7andM8mustsucceedinbringingQlow(overcomingM4)-belowthethresholdofM1Therefore,mustincreasethesizesoftransistorsM5,M6,M7,andM8*tp!Q=120psectpQ=230psec*WantVMatVdd/2AssumingQ=0,determinetheminimumsizesofM5,M6,M7,andM8tomakethedeviceswitchablesotheindivid