采用VHDL进行高层次设计.pptxVIP

使用VHDL进行

数字电路设计;ASIC技术的发展

电路系统设计方法

自定向下的设计流程

设计描述风格;ASIC技术的发展;ASIC技术的发展;HLD符合目前

对电路的两个要求;设计技术的发展使得HLD成为可能;设计技术的发展使得HLD成为可能;电路设计方法;Top-Down的优越性;Top-Down的优越性;Top-Down的优越性;电路设计应该采用的方法;设计技术的发展;VHDL语言;VHDL语言的特点;数字系统描述的Gajski图;VHDL描述数字电路的层次;三种描述层次的比较;使用VHDL描述组合逻辑的方法;高层次设计流程;一、系统功能分析;二、体系结构设计;三、系统描述;四、系统功能仿真;综合优化阶段;系统实现;设计风格描述;我个人对高层次设计方法的理解;VHDL语言基础;设计实体和结构体的概念;一个半加器的VHDL描述;Entity的描述;端口的方向;结构体的框架;Entity和architecture总结;在一个单元中引用另外一个单元;设计库;常用的数据类型;Std_logic和std_logic_vector;九值逻辑;常用的运算符;逻辑运算;关系运算符;Std_logic_unsigned库;加法运算;引用库文件;进程process;Process的例子;信号和变量;顺序语句;Wait语句;进程的启动;IF语句;IF语句;IF语句;Case语句;Case语句;Case语句;Loop语句;loop语句;进制;理解并行的概念;避免组合环;练习写一个带有异步复位同步置数的增量计数器;lIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYcounterIS

PORT(clk:INstd_logic;

load:INstd_logic;

rst:INstd_logic;

data:INstd_logic_vector(7downto0);

count:OUTstd_logic_vector(7downto0));

ENDcounter;

ARCHITECTUREarc_counterOFcounterIS

SIGNALcnt:std_logic_vector(7downto0);

BEGIN

PROCESS(clk,rst)

BEGIN

IFrst=1THEN

cnt=(others=0);

ELSIFclkeventANDclk=1THEN

IFload=1THEN

cnt=data;

ELSE

cnt=cnt-1;

ENDIF;

ENDIF;

ENDPROCESS;

count=cnt;

ENDarc_counter;

;敏感表;Latch;使用VHDL描述基本电路;原因;RTL电路模型;结论;数字系统的结构;时序部件;LATCH;寄存器的描述;时钟沿描述;时钟沿描述;异步复位和同步复位;Asynreset和synreset;异步复位的VHDL描述;强调;触发器描述;电路图;带异步复位上沿的D触发器;电路图;带异步置位复位的上跳沿D触发器;电路图;带异步复位和输入使能的上跳沿D触发器;电路图;计数器;带异步清零和计数使能的8位同步计数器;RTL视图;建议;移位操作;电路图;练习;结果;结果;组合电路的描述;多选电路;电路图;无优先级的选择器;电路图;无优先级的译码器;电路图;算术运算电路;四位加法器;注释;DesignWare库的表示;不同的约束得到不同的优化结果;面积优先(33,5.42);时间优先(65,1.83);关系运算电路;一位比较电路;电路图;一个8位相等比较器的例子;面积优先(29,3.1);时间优先(31,1.1);总线描述;总线模型;模型说明;采用VHDL描述总线;使用寄存器的总线模型;使用寄存器隔离的总线模型;两个数据源驱动的总线;电路图;另外一种描述;对应的电路;总线描述的注意点;一段错误的程序;双向端口;错误描述;存储单元的描述;RAM;存储单元;FIFO;Stack;堆栈模型;堆栈程序;empty=