时序逻辑电路基础.ppt

第29页,共54页，星期六，2024年，5月2.双上升沿D触发器(4013)

4013是4000CMOS系列双上升沿D触发器，为主从结构。该芯片与前小节讨论的74触发器相比，同为双上升沿双D触发器，也具有异步置位(RD)、复位(SD)端(高电平有效)，但在使用中要注意电气特性的不同，另外外引线管脚排列也不相同。图4.11双上升沿D触发器(4013)第30页,共54页，星期六，2024年，5月表4.74013功能表第31页,共54页，星期六，2024年，5月4.4.3集成JK触发器1.双下降沿JK触发器(113)如图4.12所示，该集成电路内包括两个JK触发器，每个触发器均有异步置位端及独立的CP时钟脉冲触发端，其中置位端为低电平有效，CP为下降沿触发。其功能见表4.9。图4.12双下降沿JK触发器(113)第32页,共54页，星期六，2024年，5月第一行是异步置位(置1)工作状态，RD为低电平有效，它无需在CP脉冲的同步下而异步工作。第二行到第五行为触发器同步触发状态，在置位端为高电平的前提下，触发器在CP脉冲的下降沿将触发工作。最后一行为保持状态。表4.9113功能表第33页,共54页，星期六，2024年，5月2.上升沿JK触发器(4095)

4095是4000CMOS系列上升沿JK触发器，逻辑符号及外引线图如图4.13所示，图4.13上升沿JK触发器第34页,共54页，星期六，2024年，5月表4.10是功能表。该芯片JK输入端是带有与门的三输入JK触发器，输入端具有如下关系：

J=J1·J2·J3K=K1·K2·K3

功能表的上三行为异步置位、复位状态，SD和RD均为高电平有效，其中第三行为禁用不定状态。后四行为同步工作状态，CP脉冲上升沿有效。表4.104095功能表第35页,共54页，星期六，2024年，5月4.5时序逻辑电路的分析

时序逻辑电路的分析就是要根据已知的逻辑电路图通过分析得出电路输出在输入及时钟脉冲作用下的状态转换规律，进而得出电路的逻辑功能。

4.5.1时序逻辑电路的分析方法

1.时序逻辑电路的分类及状态描述

时序逻辑电路分为同步时序电路和异步时序电路两大类。

在同步时序电路中，所有触发器的状态变化都是同时发生的，它们有一个共同的时钟脉冲CP。

在异步电路中，触发器的状态变化不是同时发生的，各触发器的时钟脉冲可能都不相同，也可能部分相同，触发器的翻转变化是有前后顺序的。

时序逻辑电路的描述主要有状态方程、状态表、状态图和时序图等几种。第36页,共54页，星期六，2024年，5月

2.时序逻辑电路的分析步骤

(1)确定时序电路工作方式:时序电路有同步电路和异步电路之分，同步电路中各触发器的时钟端均与总的时钟相连，即CP1=CP2=…=CP，这样在分析电路时每一个触发器所受时钟控制是相同的，可总体考虑。而异步电路中各触发器的时钟脉冲是不完全相同的，故在分析电路时必须分别考虑，以确定触发器的翻转条件。

(2)写驱动方程:驱动方程即为各触发器控制输入端的逻辑表达式，它们决定着触发器的未来状态。驱动方程必须根据逻辑图的连线得出。

(3)确定状态方程:状态方程也称为次态方程，它表示了触发器次态与现态之间的逻辑关系。状态方程是将各触发器的驱动方程代入特性方程而得到。第37页,共54页，星期六，2024年，5月

(4)?写输出方程若电路有外部输出，如计数器的进位输出，则要写出这些输出的逻辑表达式，即输出方程。

(5)列状态表状态表即状态转换真值表，它是将电路所有现态依次列举出来，分别代入各触发器的状态方程中求出相应的次态并列成表。通过状态表可分析出时序电路的转换规律。

(6)状态图和时序图状态图和时序图分别是描述时序电路逻辑功能的另外二种方法。状态图是将状态表变成了图形的形式，而时序图即为电路的时序波形图，为了分析直观，这二种形式也是必不可少的。第38页,共54页，星期六，2024年，5月

4.5.2时序逻辑电路的分析举例

1.同步时序电路分析举例

例4.1分析图4.14所示逻辑电路的逻辑功能。图4.14例4.1逻辑电路第39页,共54页，星期六，2024年，5月解：

(1)电路工作方式:该电路由三个JK触发器和三个与门构成。时钟脉冲CP分别连接到每个触发器的时钟脉冲输入端，此电路是一个同步时序逻辑电路。所以

CP1