嵌入式系统原理及应用课件：硬件平台.pptx

嵌入式系统原理与应用硬件平台

硬件平台CONTENTS01.Cortex-A53处理器02.GEC6818开发平台简介03.通用I/O—点亮LED灯04.外部中断05.UART串口通信

01PARTONECortex-A53处理器

1.Cortex-A53内部功能及特点Cortex-A53处理器，属于A50系列处理器的产品，这一系列产品标志着进一步扩大ARM在高性能与低功耗领域的领先地位，Cortex-A53处理器就是由此诞生的。ARMCortex-A53是实现ARMHoldings设计的ARMv8-A64位指令集的前两个微体系结构之一。Cortex-A53是一款功耗效率很高的ARM应用处理器。可独立运作或整合为ARMbig.LITTLE处理器架构。该处理器系列的可扩展性使ARM的合作伙伴能够针对智能手机、高性能服务器等各类不同市场需求开发系统级芯片（SoC）。Cortex-A53将持续推动移动计算体验的发展，提供最多可达现有超级手机（superphone）三倍的性能，还可将现有超级手机体验延伸至入门级智能手机。配合ARM及ARM合作伙伴所提供的完整工具套件与仿真模型以加快并简化软件开发，全面兼容现有的ARM32位软件生态系统，并能与ARM快速发展中的64位软件生态系统相整合。IP内核硬化加速技术以及先进互补型场效应晶体管（ComplementaryMetalOxideSemiconductor，CMOS）与鳍式场效应晶体管（FinField-EffectTransistor，FinFET）制程技术的支持下，Cortex-A53处理器可提供数GHz级别的性能。

Cortex-A53内部构造和内核特点Cortex-A53内核特点概述：具有双向超标量，有序执行的8级流水线处理器。每个核心都必须使用DSP和NEONSIMD扩展。板载VFPv4浮点单元（每个核心）。硬件虚拟化支持。TrustZone安全扩展。10项L1TLB和512项L2TLB。4Kbit件分支预测器，256项间接分支预测器。

2.ARM的基本数据类型ARMv8架构支持的基本数据类型有以下5种。Byte：字节，8bit。Halfword：半字，16bit（半字必须与2字节边界对齐）。Word：字，32bit（字必须与4字节边界对齐）。DoubleWord：双字，64bit。QueaWord：四字，128bit。存储器可以看作是序号为0～232-1的线性字节阵列。表3-1所示为ARM存储器的组织结构。其中每一个字节都有唯一的地址。字节可以占用任意位置。半字占有两个字节的位置，该位置开始于偶数字节地址（地址最末一位为0）。长度为1个字的数据项占用一组4字节的位置，该位置开始于4的倍数的字节地址（地址最末两位为00）。

存储器大/小端从软件角度看，内存相对于一个大的字节数组，其中每个数组元素（字节）都是可寻址的。ARM支持大端模式（big-endian）和小端模式（little-endian）两种内存模式。大端模式和小端模式数据存放的特点

3.内核工作模式ARM架构中处理器有不同的运行模式，因此同一个功能的寄存器在不同的运行模式下可能对应不同的物理寄存器，这些寄存器被称为备份寄存器。如SPSR_svc表示svc模式下使用的SPSR寄存器。 ARM架构中常用的运行模式。ARMv8-A架构还有安全监控模式（MonitorMode，mon）工作模式，用于处理器安全状态与非安全状态的切换。捕获异常模式（HypervisorMode，hyp）模式则用于对虚拟化有关功能的支持。

4.存储系统ARM的存储器系统是由多级构成的，可以分为内核级、芯片级、板卡级和外设级。存储器的层次结构如图：

5.指令流水线处理器按照一系列步骤来执行每一条指令，典型的步骤如下：从存储器读取指令（fetch）。译码以鉴别它属于哪一条指令（decode）。从指令中提取指令的操作数（这些操作数往往存在于寄存器reg中）。将操作数进行组合以得到结果或存储器地址（ArithmeticandLogicUnit，ALU）。如果需要，则访问存储器以存储数据（mem）。将结果写回到寄存器堆（res）。

3级流水线到ARM7为止的ARM处理器使用简单的3级流水线，它包括下列流水线级。取指令（fetch）：从寄存器装载一条指令。译码（decode）：识别被执行的指令，并为下一个周期准备数据通路的控制信号。在这一级，指令占有译码逻辑，不占用数据通路。执行（excute）：处理指令并将结果写回寄存器。3级流水线指令的执行过程，如下图：当处理器执行简单的数据处理指令时，流水线使得平均每个时钟周期能完成1条指令。但1条指令需要3个时钟周期来完成，因此，有3个时钟周期的延时（latency），