串行通信及接口电路课件.pptVIP

3.I/O控制 讀/寫控制邏輯對CPU輸出的控制信號進行解碼以實現如表11-1所示的讀/寫功能。USART是以RD#或WR#信號中的一個為“0”來實現I/O操作的。若兩者中無一為“0”，則USART不執行I/O操作；若兩者全為“0”，這是一種無確定結果的非法狀態。11.2.38251的介面信號 8251是用來作為CPU與外設或數據機之間的介面，如圖11-21所示。故它的介面信號可以分為兩組：一組為與CPU介面的信號；另一組為與外設(或數據機)介面的信號。1.與CPU的介面信號 ①DB7～DB0——8251的外部三態雙向數據匯流排，它可以連到CPU的數據匯流排。CPU與8251之間的命令、數據以及狀態資訊都是通過這組數據匯流排傳送的。 ②CLK——由這個CLK輸入產生8251的內部時序。CLK的頻率在同步方式工作時，必須大於接收器和發送器輸入時鐘頻率的30倍；在非同步方式工作時，必須大於輸入時鐘的4.5倍。 另外，規定CLK的週期要在0.42μs~1.35μs的範圍內。 ③CS#——選片信號，它應由CPU的IO/M#及地址信號經解碼後供給。 ④C/D#——控制/數據端。在CPU讀操作時，若此端為高電平，由數據匯流排讀入的是8251的狀態資訊；低電平時，讀入的是數據。在CPU寫操作時，此端為高電平，CPU通過數據匯流排輸出的是命令資訊；低電平時，輸出的是數據。此端通常連到CPU的地址匯流排的A0。 串→並轉換或者並→串轉換完全可以由CPU通過軟體來實現，外部只要增加簡單的電平轉換電路就可以了。但是這樣一來，CPU就要用相當多的時間來進行串→並、並→串的轉換任務，因此降低了CPU的利用率。為減輕CPU的負擔，可以用硬體來實現。 (2)硬體UART(UniversalAsynchronousReceiver/Transmitter)——通用非同步(非同步)接收器/發送器 硬體UART電路如圖11-12所示。 硬體UART既能發送，由並行→串行輸出；又能接收，由串行→並行輸入。它的每一部分都是一個雙緩衝器結構。當輸入時，由RxD來的串行數據先進入移位寄存器，然後並行輸入給緩衝器(變為並行的)，由數據匯流排輸入至CPU。 在發送時，由CPU來的並行數據由緩衝器接收，然後送至移位寄存器，由TxD一位一位移位輸出(變為串行的)。 在UART中，還有一些控制和狀態資訊。在UART工作時，接收器部分始終監視著RxD線，當發現一個起始位時，就開始了一個新的字元的接收過程。 UART是用外部時鐘來和接收的數據同步的。外部時鐘的週期Tc和數據位的週期Td之間的關係為： Tc=Td/K其中，K=16或64。 若K=16，在每一個時鐘脈衝的上升沿採樣接收數據線，若發現了第一個“0”(即是起始位的開始)，以後又連續採樣到8個“0”，則確定它是起始位(不是干擾信號)，以後每隔16個時鐘脈衝採樣一次數據線，作為輸入數據。如圖11-13所示。 為了檢測長距離傳送中可能發生的錯誤，通常增加一個奇偶校驗位。UART在發送時，檢查每個要傳送的字元中的“1”的個數，自動在奇偶校驗位上填“1”或“0”，使得“1”的總和(包括奇偶校驗位)為偶數即偶校驗(在奇校驗中則為奇數)，如圖11-14所示。 在接收時，UART檢查字元的每一位以及奇偶校驗位的“1”的個數是否為偶數，以確定是否發生傳送錯誤，如圖11-15所示。 為了使傳送過程更可靠，在UART中還設立了各種出錯標誌。常用的出錯標誌有以下三種： ①奇偶錯誤(Parityerror) 在接收時，UART檢查接收到的每一個字元“1”的個數，若不符合要求，則置這個標誌，發出奇偶校驗出錯資訊。 ②幀錯誤(Frameerror) 若接收到的字元格式不符合規定(例如缺少停止位等)，則置出錯標誌，發出幀錯誤資訊。 ③溢出(丟失)錯誤(Overrunerror) 上述的UART是一種雙緩衝器結構。例如在接收時，接收的數據先由移位寄存器移位，把串行的變為並行的，然後送到接收數據寄存器，由輸入指令輸入至CPU中，若數據已變為並行且送至接收數據寄存器中時，UART就可以接收另一個新的字元。但是，若已接收到第二個字元的停止位，且要把第二個字元傳送到接收數據寄存器中時，CPU還未取走上一個數據，於是就會出現數據丟失，這樣就置溢出錯誤標誌。由此可見，若數據緩衝器的級數越多，則溢出錯誤的幾率就越少。6.串行通信的校驗方法 串行通信主要適用於遠距離通信，因而雜訊和干擾較大，為了保證高效而無差錯地傳送數據，對傳送的數據進行校驗就成了串行通信中必不可少的重要環節。常用的校驗方法有：奇偶校驗，迴圈