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Collector:Liang-BiChenProgress:CH2Date:Mar13,20072/14/2025
Ch2為何通用型處理器具有單位成本很低,技術很優良,開發者可以減少大量的time-to-market的時間,這樣是否代表客製化的處理器市場將面對很大的壓力?2/14/20252AmethodologyforthedesignofAHBbusmasterwrappers
Ch2(CH2.6)我們要怎麼知道從哪個地方下手去optimizesingle-processor?Flip-flop有所謂edge-triggered的特性，而edge-triggered又可分為rising-edge-triggered和falling-edge-triggered想問說這兩種在實現上(電路設計)是否有所不同？還有就是在實際運用上是否有差別？例如說哪方面的設計用rising-edge-triggered會比falling-edge-triggered好)2/14/20253AmethodologyforthedesignofAHBbusmasterwrappers
Ch2課本p38頁的figure2.8(b)其中next-stateandcontrollogic有一個output到datapath的register和functionalunits是代表說這個output會影響到這兩個（register和functionalunits）的輸出嗎？那這樣的影響跟register和functionalunits兩者互相的輸出輸入有什麼差異？……aviewinsidethecontrolleranddatapathcontrollerdatapath……stateregisternext-stateandcontrollogicregistersfunctionalunits2/14/20254AmethodologyforthedesignofAHBbusmasterwrappers
Ch2同步清除、非同步清除的各別的特色好壞，
課本是說clearcontrollinesareasynchronous?p.36
但synchronous電路控制上不是比較容易嗎?2/14/20255AmethodologyforthedesignofAHBbusmasterwrappers
Ch2AboutthereasonandexampleforstartingwithanFSMDbutnotprogramwhichisdescribedin2.5(pg44),thesendersend4bitsatatime,shouldnotthatistheresponsibilityforthesendertosendtheansweratonetime?Ifthatso,thennobridgeisneeded.ProblemSpecificationBridgeAsingle-purposeprocessorthatconvertstwo4-bitinputs,arrivingoneatatimeoverdata_inalongwithardy_inpulse,intoone8-bitoutputondata_outalongwithardy_outpulse.Senderdata_in(4)rdy_inrdy_outdata_out(8)ReceiverclockFSMDWaitFirst4RecFirst4Startdata_lo=data_inWaitSecond4rdy_in=1rdy_in=0RecFirst4Endrdy_in=1RecSecond4Startdata_hi=data_inRecSecond4Endrdy_in=1rdy_in=0rdy_in=1rdy_in=0Send8Startdata_out=data_hidata_lordy_out=1Send8Endrdy_out=0Bridgerdy_in=0Inputsrdy_in:bit;data_in:bit[4];Outputsrdy_out:bit;data_out:bit[8]Variablesdata_lo,data_hi:bit[4];2/14/20256Amet
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