《数字系统设计VHDL》EDA开发硬件与软件平台教学软件的使用（QuartusII）.pptx

EDA开发硬件与软件平台

本章目录硬件平台：Altera的可编程器件软件平台：Altera的Quartus软件

1、可编程逻辑器件本节内容PLD的发展PLD的分类CPLD与FPGA的对比FPGA/CPLD相对MCU的优势FPGA发展趋势

1、可编程逻辑器件使用基于SOPC的NiosII+ARM方案，在一片PLD芯片上即可构成高性能CPU使用集成IC（基本为74系列）搭建的具备简单功能的CPU托在掌心的FPGA核心板

1、可编程逻辑器件PLD器件正往超高速、高密度、低功耗、低电压方向发展。1.1PLD的发展：PLA→PAL→GAL →FPGA；→EPLD→CPLD。年代公司产品代表特点20世纪70年代*PLA熔丝编程20世纪70年代末AMDPAL基于CMOS技术20世纪80年代初LatticeGAL可重复编程20世纪80年代中XilinxFPGA查找表技术20世纪80年代中AlteraEPLD电可擦除20世纪80年代末LatticeCPLD同期出现ISP技术

1、可编程逻辑器件大的PLD生产厂商最大的PLD供应商之一FPGA的发明者，最大的PLD供应商之一ISP技术的发明者提供军品及宇航级产品

1、可编程逻辑器件两大生产厂商产品Altera：FPGA:Cyclone、CycloneIIStratix、StratixII等CPLD:MAX7000、MAX3000系列(EEPROM工艺)Xilinx：FPGA:Spartan系列Virtex系列CPLD:XC9500系列（Flash工艺）在相对低端的产品器件中，Alrera的Cyclone系列比Xinlinx的Spartan强大；而在高端的产品器件中，Xinlinx的Virtex系列比Alrera的Stratix优势更加明显。

1、可编程逻辑器件基于乘积项技术的PLD （CPLD）基于查找表技术的PLD （FPGA）1.2PLD的分类与阵列固定，或阵列可编程与阵列、或阵列均可编程与阵列可编程，或阵列固定

1.2.1基于乘积项技术的PLD①与阵列固定，或阵列可编程ABCO1O2O3这一类型的代表器件是可编程只读存储器PROM（ProgrammableReadOnlyMemory）。如右图是一个8×3阵列结构。因为与阵列固定，输入信号的每个组合都固定连接，所以与门阵列为全译码阵列。若利用PROM来实现逻辑函数，则会随着输入信号的增加，使得芯片面积变大，利用率和工作速度降低等情况发生。

1.2.1基于乘积项技术的PLD①与阵列固定，或阵列可编程用PROM完成半加器逻辑阵列

1.2.1基于乘积项技术的PLD②与阵列、或阵列均可编程这一类型的代表器件是可编程逻辑阵列（ProgrammableLogicArray，PLA），在可编程逻辑器件中，其灵活性最高。由于它具有与或阵列均能编程的特点，在实现函数时，只需要形成所需的乘积项，使阵列规模比输入数相同的与阵列固定、或阵列可编程的PROM小得多。它是将ROM地址译码器的全译码改为部分译码，使得译码器矩阵大大压缩。这有利于提高器件的利用率，节省硅片的面积。ABCO1O2O3

1.2.1基于乘积项技术的PLD③与阵列可编程，或阵列固定这一类型的代表器件是可编程逻辑（ProgrammableArrayLogic，PAL）和通用阵列逻辑（GenericArrayLogic，GAL）。这种结构中，或阵列固定若干个乘积项输出，如右图，每个输出对应的乘积想有两个。在典型的器件中，乘积项可达8个，在高密度PLD中乘积项可高达几十个。ABCO1O2O3

1.2.1基于乘积项技术的PLDCPLD内部结构

1.2.1基于乘积项技术的PLDCPLD内部结构宏单元（Marocell)宏单元是PLD的基本结构，由它来实现基本的逻辑功能。上图中兰色部分是多个宏单元的集合（因为宏单元较多，没有一一画出）。I/O控制块负责输入输出的电气特性控制，比如可以设定集电极开路输出，摆率控制，三态输出等。可编程连线（PIA)可编程连线负责信号传递，连接所有的宏单元。I/O控制块上图左上的INPUT/GCLK1，INPUT/GCLRn,INPUT/OE1,INPUT/OE2是全局时钟，清零和输出使能信号，这几个信号有专用连线与PLD中每个宏单元相连，信号到每个宏单元的延时相同并且延时最短

1.2.1基于乘积项技术的PLD宏单元结构

1.2.1基于乘积项技术的PLD宏单元结构左侧是乘积项阵列，实际就是一个与或阵列，