《数字系统设计VHDL》第4章时序逻辑电路.pptx

第4章时序逻辑电路;本章内容

概述

锁存器的设计

触发器的设计

寄存器的设计

计数器的设计

乘法器的设计;时序逻辑电路

时序逻辑电路是一种输出不仅与当前的输入有关，而且与其输出状态的原始状态有关的电路。相当于在组合逻辑的输入端加上了一个反馈输入，在其电路中有一个存储电路，可以将输出的状态保持住。;时序逻辑电路——有记忆功能;由于时序逻辑电路，包含的存储电路，因此不能采用组合逻辑电路的描述方式。时序电路引进了现态和次态的概念。使用逻辑表达式进行描述。描述方式如下：;时序电路的分类;同步时序逻辑电路

所有的存储元件都在时钟脉冲CP统一控制下，用触发器作为存储元件。只有一个“时钟信号”，所有的内部存储器，只会在时钟的边沿时候改变。;优点：

简单。每个电路里的运算必须要在时钟的两个脉冲之间固定的间隔内完成，称为一个时钟周期。满足该条件下的电路是可靠的。;异步时序逻辑电路

异步时序逻辑是设计上困难度最高的。最基本的储存元件是锁存器。锁存器可以在任何时间改变它的状态，依照其它的锁存器信号的变动，它们新的状态就会被产生出来。;锁存器的设计;锁存器

为了与触发器相类比，我们先介绍锁存器。锁存器是一种电平敏感的寄存器，典型的例子有RS锁存器与D锁存器。;Libraryieee;

Useieee.std_logic_1164.all;

EntitySR_latch2is

port(S,R:instd_logic;

Q,Qbar:outstd_logic);

EndSR_latch2;

ArchitecturebehavofR_latch2is

Begin

process(R,S)

variablers:std_logic_vector(1downto0);

begin

rs:=RS;

casersis

when00=Q=1;Qbar=1;

when01=Q=1;Qbar=0;

when10=Q=0;Qbar=1;

whenothers=null;

endcase;

endprocess;

endbehav;;由图可见，由于在时序仿真中有器件的延时，锁存器的状态变化迟于输入信号的变化;D锁存器

D锁存器与RS锁存器类似，只是在功能上实现的目的不同。;D锁存器的仿真波形如下：;触发器

触发器是指边沿触发的寄存器，常见的有D型，JK型，T型。在描述触发器前要注意时钟上升沿的描述;触发器的VHDL描述（上升沿）;触发器的仿真波形如下;时钟边沿检测的三种方法;带有Q非的D触发器

由下图可知，与D触发器相比，该触发器多了Qbar与低电平有效的异步复位信号;带有Q非的D触发器应该如何描述？;带有Q非的D触发器应该如何描述？;带有Q非的D触发器应该如何描述？;带有Q非的D触发器的仿真;JK触发器;JK触发器的VHDL描述;JK触发器的仿真;T触发器;EntityT_FFis

port(T,clock,reset:instd_logic;

Q,Qbar:outstd_logic);

EndT_FF;

ArchitecturebehavofT_FFis

Begin

process(clock,reset)

variablestate:std_logic;

begin

if(reset=‘0’)thenstate:=‘0’;

elsifrising_edge(clock)then

ifT=‘1’then

state:=notstate;

endif;

endif;

Q=state;

Qbar=notstate;

endprocess;

Endbehav;;T触发器的仿真波形如下：;;;;;;;;;;;;;;;;