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PCB设计Allegro约束规则设置步骤--第1页PCB设计Allegro约束规则设置步骤--第1页
PCB设计Allegro约束规则设置步骤
本文是我对约束规则设置方面的一些理解，希望对新手能有所帮
助。由于本人水平有限，错误之处难免，希望大家不吝赐教！
在进行高速PCB设计布线时，一般都需要进行线长匹配，这时我
们就需要设置好constraint规则，并将这些规则分配到各类net
group上。下面以ddr为例，具体说明这些约束设置的具体步骤。
1．PCB设计布线要求
DDR时钟:线宽10mil，内部间距5mil，外部间距30mil，要求
差分PCB设计布线，必需精确匹配差分对走线误差，允许在＋20mil
以内
DDR地址、片选及其他控制线：线宽5mil，内部间距15mil，外
部间距20mil，应走成菊花链状拓扑，可比ddrclk线长1000－
2500mil，绝对不能短
DDR数据线，ddrdqs，ddrdm线：线宽5mil，内部间距15mil，
外部间距20mil，最好在同一层PCB设计布线。数据线与时钟线的线
长差控制在50mil内。
2．根据上述要求，我们在PCB设计Allegro中设置不同的约束
针对线宽（physical），我们只需要设置3个约束：DDR_CLK,
DDR_ADDR,DDR_DATA
设置好了上述约束之后，我们就可以将这些约束添加到net上了。
点击physicalruleset中的attach……，再点击右边控制面板中的
more，
弹出对话框
找到ckn0和ckp0，点击apply，则弹出
选中左边列表中的NET_PHYSICAL_TYPE,在右边空格内输入
PCB设计Allegro约束规则设置步骤--第1页PCB设计Allegro约束规则设置步骤--第1页
PCB设计Allegro约束规则设置步骤--第2页PCB设计Allegro约束规则设置步骤--第2页
DDR_CLK,点击apply，弹出
即这两个net已经添加上了NET_PHYSICAL_TYPE属性，且值为
DDR_CLK.
类似的，可以将DDR数据线，数据选通线和数据屏蔽线的
NET_PHYSICAL_TYPE设为DDR_DATA,DDR地址线，片选线，和其
他控制线的NET_PHYSICAL_TYPE设为DDR_ADDR.
上述步骤完成后，我们就要将已经设好的约束分配到这些net
group上。
点击assignmenttable……
弹出对话框
我们对不同的信号组选择各自的physical约束
有人可能会问，为什么你这还有area0，area1啊？这是因为你的
这些约束有的地方不可能达到的，比如在bga封装的cpu内，你引线
出来，线间距不可能达到30，20甚至10个mil。在这些地方，如果
你也按照这个约束那么你的pcb中的drc就不可能消的掉。这时一个
解决办法就是把这些地方划为一个room，然后给他加上room属性
（即为room的名字area0，1等等）。针对这些room内
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