《集成电路制造工艺和工程应用》第二章课件.pptx

1.应变硅技术：

①应变硅工艺技术的物理机理

②源漏区嵌入SiC应变技术

③源漏区嵌入SiGe应变技术

④接触刻蚀阻挡层应变技术

《集成电路制造工艺与工程应用

《集成电路制造工艺与工程应用

电子电导有效质量

推到电导有效质量的示意图

《集成电路制造工艺与工程应用

单轴张应力使导带分裂

1.当硅受到压应力时能谷分裂，Δ2能谷能量上升，而Δ4能谷能量下降，它们之间存在较大的能量差，从

而减小了Δ2和Δ4能谷之间的声子散射几率，电子散射几率降低。

声子散射几率

Δ2和Δ4能带底部发生应变前和之后的能量示意图

《集成电路制造工艺与工程应用

单轴压应力使价带分裂

《集成电路制造工艺与工程应用

《集成电路制造工艺与工程应用

源漏区嵌入SiC应变技术被广泛用于提高NMOS的速度，它是通过外延生长技术在源漏嵌入SiC材料，

从而对沟道产生应力，从而降低电子的电导有效质量和散射几率。

硅的晶格常数是5.431Å,碳的晶格常数是3.57Å,硅与碳的不匹配率是34.27%，从而使得SiC的晶格常

数小于纯硅，并且碳的晶格常数远小于硅的晶格常数，SiC材料只需很少的碳原子就可得到很高的应力。

源漏区嵌入SiC应变技术

1.

2.

1.SiC材料外延生长工艺:

a)选择性比较差，它在源漏凹槽衬底生长的同时，也会在氧化物等非单晶区域上生长，例如侧壁和

STI上。

b)可以通过CVD淀积和湿法刻蚀技术，进行多次淀积和多次刻蚀的方式完成外延生长SiC材料，因为

利用CVD工艺可以在单晶硅衬底获得单晶态的SiC薄膜，而在氧化物等非单晶区域上得到非晶态的SiC薄膜，由于非晶态的薄膜SiC薄膜具有较高的刻蚀率，所以可以通过多次淀积和多次刻蚀循环在源漏单晶硅衬底上选择性生长出一定厚度的单晶态SiC薄膜。

《集成电路制造工艺与工程应用

源漏区嵌入SiC应变技术

选取形成侧墙和LDD结构的工艺为起点。

通过LPCVD淀积一层的SiO2氧化层，作为SiC外延生长的阻挡层。

通过光刻和刻蚀，去除NMOS区域的SiO2氧化层。

选择性刻蚀硅衬底，在NMOS源漏形成凹槽。

在NMOS源漏凹槽硅衬底上外延生长SiC应变材料。

《集成电路制造工艺与工程应用

外延生长SiC的工艺

(a)

(b)

(c)

(d)

1.

2.

3.

4.

5.

(e)

《集成电路制造工艺与工程应用

源漏区嵌入SiGe应变材料可以提高PMOS的速度。它是通过外延生长技术在源漏嵌入SiGe材料，从而

对沟道产生单轴压应力，改变硅价带的能带结构，降低空穴的电导有效质量。

硅的晶格常数是5.431Å,锗的晶格常数是5.653Å,硅与锗的不匹配率是4.09%，从而使得SiGe的晶格

常数大于纯硅。

源漏区嵌入SiGe应变技术

1.

2.

《集成电路制造工艺与工程应用

1.SiGe材料外延技术生长:

a)源漏嵌入SiGe工艺的硅源有SiCl4，SiHCl3，SiH2Cl3和SiH4，锗源有GeH4，源中的氯原子

（或者HCl）可以提高原子的活性，硅源中的氯原子（或者HCl）的数目越多，选择性越好，这是

因为氯可以抑制Si在气相中在掩膜层表面成核。

源漏区嵌入SiGe应变技术

1.利用LPCVD淀积一层的SiO2氧化层，作为SiGe外延生长的阻挡层。

2.通过光刻和刻蚀，去除PMOS区域的SiO2氧化层。

3.选择性刻蚀硅衬底，在PMOS源漏形成凹槽。

4.通过外延技术，在PMOS源漏凹槽硅衬底选择性外延生长单晶态的SiGe薄

膜，同时进行原子p型硼掺杂。

《集成电路制造工艺与工程应用

外延生长SiGe的工艺

（c）

（d）

（a）

（b）

1.接触孔刻蚀阻挡层应变技术（ContactEtchStopLayer-CESL）是利用Si3N4产生单轴张应力来提升

NMOS速度和压应力来提升PMOS速度的应变技术。该应变技术仅适用于45nm及其以下工艺的短沟道

器件，长沟道几乎不会获得好处。

《集成电路制造工艺与工程应用

接触刻蚀阻挡层应变技术

1.拉应力的Si3N4薄膜：Si3N4薄膜中也会含有H原子，它主要以Si-H和N-H的形式存在。通过改变H原

子的含量可以调节Si3N4薄膜的应力，H原子的含量越高Si3N4薄膜的应力就越小，早期的工艺是通过

控制气体的比例、高频电源功率和反应温度来调节H原子的含量，更先进的工艺制程中引入紫外光照射

条件，利用紫外光可以打断Si3N4薄膜中的Si-H和NH键