用状态机实现序列检测器实验报告.pdf

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实验报告

用状态机实现序列检测器实验

一、实验目的

1.用VerilogHDL描述有限状态机电路。

2.IPCORE的概念与设计。

二、实验内容

1.应用有限状态机的设计思路，检测从FPGA片上ROM读出的串行数据是否是特定的数

据。

2.每个人需要检测的数据是所用的电脑编号+200后转换的8位二进制数。

三、实验要求

1.拟用按键、拨动开关实现系统的时钟，复位信号的输入。

2.一个7段数码显示译码器作为检测结果的输出显示，如果串行序列为”100101”，显

示A，否则显示b（系统需要设计一个7段数码显示译码器模块）仍使用消抖模块，对由按

键输入的时钟进行消抖处理。

3.读取的串行数据为rom中固化的一个宽度为1bit，深度为16bits的数据。

四、设计思路

软件的设计框图如下,该实验可以分为几个模块，rom数据读出模块，串行检测模块，

数码管显示模块,顶层模块。

输入的clk为按键消抖后输出的数据，按下一次检测一次，在时钟的上升沿读出数据，

时钟的下降沿检测数据，串行模块输出的4bits的数据，直接送给数码管译码模块，译码输

;

.

出。

五、设计原理

1.ROMIP核的生成

首先在ISE自己的工程中新建一个块内存，BlockMemoryGenerator，配置深度为16，

宽度为1bit，选择生成的类型为单端ROM，然后选择一个已经编写好的memory初始化文件。

Memory初始化文件，编写coe文件：这里我要写入的是226，所以二进制是

写入的内容如下，：

memory_initialization_radix=10;

memory_initialization_vector=1110001110101010;

保存并选择载入。

2.读取rom中的数据

根据时钟上升沿读取数据，所以可以写出rom读的代码，代码如下：

moduleread_rom(clk,da,rst);

inputclk;

inputrst;

outputda;

reg[3:0]counter;

always@(posedgeclkorposedgerst)begin

if(rst)

counter=1b0;

elsecounter=counter+1b1;

end

;

.

data_romu1(

.clka(clk),//inputclka

.addra(counter),//input[3:0]addra

.douta(da)//output[0:0]douta

);

编写仿真激励文件，得到如下波形，分析可以知道，时钟上升沿数据被读取，读取的数

据与我们在配置文件中写入的相同。

3.串行检测

本人的编号为226，转换为二进制数为根据二进制数，画出状态转移图，

状态转移图如下：

根据状态转移图，编写verilog代码，代码如下：

//检测

moduleser_read(

inputclk,

inputr_bit,

inputrst,

;

.

outputregout_flag

);

reg[3:0]status;

always@(negedgeclk,posedgerst)begin

if(rst==1)begin

status=4b0;

out_flag=1b0;