硬件描述语言VHDL及其应用.pptVIP

3.3RAM(Cont.)**if(cs=‘1’andwr=‘1’)thensram(addr_tmp)=dinafter2ns;endif;endif;wr_rise=NOW;--risingtimeofwrassert(NOW–din_change=800ps)report“setuperrordin(sram)”severityWARNING;--dinsetuptimecheckingendprocess;3.3RAM(Cont.)**process(rd,cs)beginif(cs=‘1’andrd=‘0’)thendout=sram(addr_tmp)after3ns;elsedout=“ZZZZZZZZ”;endif;endprocess;process(din)begindin_change=NOW;assert(NOW–wr_rise=300ns)report“holderrordin(sram)”severityWARNING;endprocess;endbehav;3.4FIFO**FIFO8x8dinrdwdclkdoutfullempty8870123456rpwp满、空状态：rp=wp–1满状态的前一状态：rp=wp–1，再写则为满状态空状态的前一状态：rp=wp–2，再读则为空状态3.4FIFO(Cont.)**libraryieee;Useieee.std_logic_1164.all;entityfifo8x8isgeneric(w:integer:=8;k:integer:=8);port(clk,reset,wr,rd:instd_logic;din:instd_logic_vector(k–1downto0);dout:outstd_logic_vector(k–1downto0);full,empty:outstd_logic);endfifo8x8;wr,rd:低电平有效！该FIFO设计成写当前地址，读下一地址数据2.6其它(Cont.)**ii/.仿真与综合结果不匹配processvariablecnt:integerrange0to255;beginwaituntilclk’eventandclk=‘1’;cnt:=cnt+1;dout=cnt;endprocess;1变量将引入额外的寄存器！+1clkdoutOk?2.6其它(Cont.)**ii/.仿真与综合结果不匹配signalcnt:integerrange0to255;processbeginwaituntilclk’eventandclk=‘1’;cnt=cnt+1;endprocess;dout=cnt;2但是，仿真时，当cnt的值为255时，再一次进入该process时，将报告越界错误！+1clkdoutOk!2.6其它(Cont.)**ii/.仿真与综合结果不匹配signalcnt:integerrange0to255;processbeginwaituntilclk’eventandclk=‘1’;if(cnt=255)thencnt=0;elsecnt=cnt+1;endprocess;dout=cnt;3+1clkdoutOk!2.6其它(Cont.)**iii/.避免不必