《电子设计自动化（EDA）技术》课件_第6章.pptx

第6章常用接口控制电路;

6.1可编程并行接口电路

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8255是一种典型的传统可编程并行接口器件，具有A、B、C三个8位并行接口，根据需要，可通过编程配置为通用输入/输出端口、带选通的输入/输出端口、双向传输端口等工作模式，同时，端口C具备位操作功能，器件的端口A或B工作于选通输入/输出或双向传输模式时，端口C的相关数据位可用作选通或状态信号，辅助完成计算机与外设的数据传输任务。8255器件具有A0、A1两条地址线，占用4个地址，分别为A、B、C接口地址与控制字寄存器地址。

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2．器件逻辑与功能结构

参考8255的典型功能与基本逻辑结构，对本例中的可编程并行接口适当简化，得到整个器件的逻辑功能结构及其信息交互如图6.1所示。

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3．实现原理

参照前述的器件逻辑结构，本例通过多进程描述实现相应的可编程并行接口。根据器件功能与数据处理过程，分别设计专用电路的模式设置、数据写入、输出控制等进程，各进程间的输入/输出与启动关系如图6.2所示。

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6.1.2电路的VHDL描述

参照图6.2所述的接口电路描述结构，设定本例的并行接口的8位双向数据端口为D、两位地址输入端为A、器件片选端为CS，器件的数据写入端、读出端分别定义为WR、RD，且均为低电平有效。器件并行端口为PA、PB，均为8位双向并行接口。

为便于器件描述，在编程实现时，程序的所有端口、变量、信号定义以及进程设计与图6.2中的描述严格一致，电路的VHDL实现程序如下。

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例6-1-18位可编程并行接口器件的VHDL描述：

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6.1.3电路实现

1．项目创建与编译

利用6.1.2节中的VHDL程序描述并行并口器件，将其作为设计项目的顶层实体，实现8位并行接口电路。创建项目时，项目名称、顶层实体名称保持一致，均设置为mPIO，顶层实体的VHDL实现程序名称与顶层实体严格一致，命名为mPIO.vhd。根据程序复杂程度，初选MAXII系列的CPLD作为并口电路的实现器件，具体器件由开发系统根据编译结果自行选择。

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如图6.3所示为按照上述方法创建的8位可编程并行接口器件mPIO的实???项目及其编译结果。根据器件所需要的逻辑复杂程度、I/O端口数量等资源状况，开发系统在MAXII系列的CPLD中初步选择使用器件EPM240T100C3来实现电路；器件提供240个逻辑宏单元，电路实际占用70个宏单元，宏单元占用率为29%；器件提供80个I/O端口，占用37个端口，端口占用率为46%。EPM240T100C3器件采用100脚TQFP封装，速度等级为C3，相对较高。

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2．器件、引脚分配

根据上述编译结果，初选器件EPM240T100C3完全可以满足本例的并口器件，且宏单元占有率仅为29%，端口占用率仅为46%，容许以后对器件的控制逻辑进行一定的修改以升级系统；所选PLD为3.3V低功耗器件，TQFP封装面积较小，速度等级较高，器件选择较合理，因此考虑到后续的制版、布线等问题本例最终指定在项目中使用器件EPM240T100C3，本例中并行接口mPIO的引脚分配与器件指定如图6.4所示。

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图中的带阴影引脚为已分配信号的引脚，按逆时针顺序，从引脚1到引脚77，端口上被分配的信号依次为并行接口的8位双向数据端D、片选信号CS、地址信号A、控制计算机读信号Rd、写信号Wr、A口外设响应nAckA、选通nStbA、输入缓冲满标志nIbfA、输出缓冲满标志nObfA、端口PA、端口PB、输出缓冲满标志nObfB、输入缓冲满标志nIbfB、外设响应nAckB、选通nStbB。各信号与实现器件引脚之间的详细对应关系如表6.1所示。

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6.1.4电路测试及分析

1．功能仿真

如图6.5所示为8位可编程并行接口mPIO的仿真输入波形文件，图中仿真栅格设置为20ns，仿真总时长设置为2?μs。图中的信号D为控制计算机双向数据总线的数据设置情况，Data为仿真工作中电路数据总线D上的实际信号变化状况；同样，信号PA、PB为并行端口上的数据设置情况，响应的信号rPA与rPB分别为端口PA、PB在电路仿真工作过程中的实际信号变化状况。

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在上述仿真激励作用下，并行接口mPIO的仿真输出波形如图6.6所示。

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2．时序分析

通过Processing菜单下的时间分析工具，得到8位并行接口mPIO的时序分析结果如图6.7所示。其中输出延迟时间tpd、数据建立时间tsu、时钟输出延迟时间tco与信号保持时间th见图中的时间分析工具窗ClassicTimingAnalyzerTool。

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6.2可编程定时/计数电路

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考虑到兼容性与通用性，本例的可编