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数字IC设计经典笔试题

张戎王舵蒋鹏程王福生袁波

摘要

本文搜集了近年来数字IC设计公司的经典笔试题目，内容涵盖FPGA、VerilogHDL编

程和IC设计基础知识。

Abstract

Thisarticleincludessomeclassicaltestswhichhavebeenintroducedintointerviewby

companiesindigitalICdesigninginrecentyears.ThesetestsarevariedfromFPGA，verlog

HDLtobaseknowledgeinICdesigning.

关键词

FPGAVerilogHDLIC设计

引言

近年来，国内的IC设计公司逐渐增多，IC公司对人才的要求也不断提高，不仅反映在

对相关项目经验的要求，更体现在专业笔试题目难度的增加和广度的延伸。为参加数字IC

设计公司的笔试做准备，我们需要提前熟悉那些在笔试中出现的经典题目。

IC设计基础

1：什么是同步逻辑和异步逻辑？

同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。

同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当

时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，

此时无论外部输入x有无变化，状态表中的每个状态都是稳定的。

异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时

钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入

的变化直接引起。

2：同步电路和异步电路的区别：

同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发

器的状态的变化都与所加的时钟脉冲信号同步。

异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这

些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。

3：时序设计的实质：

时序设计的实质就是满足每一个器的建立/保持时间的要求。

4：建立时间与保持时间的概念？

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建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。

保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。

5：为什么触发器要满足建立时间和保持时间？

因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器

将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一

个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两

级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足

建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。

（比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存

器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时

钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。

6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？

这也是一个异步电路同步化的问题。亚