2025年集成计数器实验操作与分析研究报告.doc

试验三集成计数器

一、试验目的

掌握集成计数器构成N进制的计数器的连接措施。

二、预习规定

1．熟悉芯片各引脚排列。

2．理解构成模長M进制计数器的原理。

3．试验前设计好试验所用电路，画出试验用的接线图。

三、试验内容

1、设计一模長M=60进制的计数电路。

1）用同步连接反馈预置法实現。

2）用同步连接反馈清零法实現。

2、按设计图连接电路。

CP接频率為1Hz的方波脉冲，各计数器的输出Q3Q2Q1Q0接七段BCD显示译码器CD4511的DCBA输入端，CD4511的输出接七段数码显示屏。

3、．接通试验箱电源，观测七段数码显示屏计数状态的变化过程，并记录该状态循环。

四、试验器材

数字逻辑试验箱，74LS160，74LS00，74LS20。

五、试验汇报规定

1、60进制计数器的电路设计图、连线图和计数器的测试成果。

4、测试过程中出現的问題及处理措施。

六、试验用元件简介

1．集成计数器74LS160

本试验所用集成芯片為异步清零同步预置四位8421码10进制加法计数器74LS161，集成芯片的各功能端如图所示，其功能見附表。

12

1

2

3

4

5

6

7

8

9

10

11

12

13

14

74LS160

RD

CP

D1

GND

EP

VCC

D0

15

16

D2

D3

LD

ET

Q3

Q2

Q1

Q0

CO

RDLDETEPCPD3D2D1D0Q3Q2Q1Q0

0××××××××0000

10××↑DCBADCBA

110××××××保持

11×0×××××保持

1111↑××××计数

74LS160功能表

74LS160為异步清零计数器，既端输入低电平，不受CP控制，输出端立既所有為“0”，功能表第一行。74LS160具有同步预置功能，在端无效時，端输入低电平，在時钟共同作用下，CP上跳后计数器状态等于预置输入DCBA，既所谓“同步”预置功能（第二行）。和都无效，ET或EP任意一种為低电平，计数器处在保持功能，既输出状态不变。只有四个控制输入都為高电平，计数器（161）实現模10加法计数，Q3Q2Q1Q0=1001時，RCO=1。

2．构成任意进制计数器（模長M≤10）

用集成计数器实現M进制计数有两种措施，反馈清零法和反馈预置法。图（a）為反馈清零法连接（8进制），图（b）為反馈预置零法连接（8进制）。

（a）（b）

3．集成计数器扩展应用（模長M＞10）

当计数模長M不小于10時，可用两片以上集成计数器级联触发器来实現。集成计数器可同步连接，也可以异步连接成多位计数器，然后采用反馈清零法或反馈预置法实現給定模長M计数。图所示為同步连接反馈清零法（a）及反馈置数法（b）实現模長48计数电路原理图。

七、其他集成计数器简介

1．74LS161（同步预置异步复位4位二进制加法计数器）

74LS161有与74LS160同样的引脚排列和功能，区别在于161是16计数器，Q3Q2Q1Q0=1111時，CO=1。

2．74LS190（可预置同步可逆BCD计数器）

LDS

LDSU/DCPQDQCQBQA

100↑加计数

74LS190功能表

101↑减计数

0xx↑预置数

11xx保持

1

2

3

4

5

6

7

8

9

10

11

12

13

14

74LS190

B

QB

S

GND

QD

VCC

QA

15

16

U/D

QC

D

C

LD

CO/BO

QCR

CP

A

74LS190是BCD同步加／减计数器，并行输出。计数時，時钟CP的上升沿有效。CP端、加/减端()和置数端（）都先通过缓冲，从而减少了这些输入端对驱动信号的规定。附表列出了74LS190的重要功能，下面作简要阐明。

1）预置数：当置数端（）為低电平時，数据输入端信号A、B、C、D将对内部触发器直接置位或复位，成果使QA=A、QB=B、QC=C、QD=D，而与其他控制端的电平无关。

2）计数：在容許端為低电平，置数端无效（=1）的条件下，若加／