网站大量收购独家精品文档,联系QQ:2885784924

支持多接收序列并行译码的极化码译码器设计与FPGA实现.pdf

支持多接收序列并行译码的极化码译码器设计与FPGA实现.pdf

  1. 1、本文档共86页,其中可免费阅读26页,需付费100金币后方可阅读剩余内容。
  2. 2、本文档内容版权归属内容提供方,所产生的收益全部归内容提供方所有。如果您对本文有版权争议,可选择认领,认领后既往收益都归您。
  3. 3、本文档由用户上传,本站不保证质量和数量令人满意,可能有诸多瑕疵,付费之前,请仔细先通过免费阅读内容等途径辨别内容交易风险。如存在严重挂羊头卖狗肉之情形,可联系本站下载客服投诉处理。
  4. 4、文档侵权举报电话:400-050-0827(电话支持时间:9:00-18:30)。
查看更多

华中科技大学硕士学位论文

摘要

在一些通信场景下,如跳频、多接收点接收、第五代移动通信技术(5th

GenerationMobileCommunicationTechnology,5G)下行控制信道的盲检测等通信场

景,需要在多个候选接收序列中挑选出包含编码码字的有效序列(称为检测)并进

行译码。现有的基于极化码的多个候选序列的检测及译码方法,如两步法需要通过

多次连续相消(SuccessiveCancellation,SC)译码算法或连续

文档评论(0)

dongbuzhihui + 关注
实名认证
内容提供者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档