VHDL语言结构体的描述方法课件.pptVIP

*VHDL語言結構體的描述方法結構體的一般語言格式ARCHITECTURE結構體名OF實體名IS[說明語句]BEGIN[功能描述語句]END結構體名;結構體三種描述方法行為描述(behavioral)數據流描述(dataflow)結構化描述(structural)功能描述語句進程語句信號賦值語句副程式調用語句元件例化語句結構體－－行為描述行為描述是高層次描述方式，它只描述輸入與輸出之間的邏輯轉換關係，而不涉及具體邏輯電路結構等資訊。主要用於系統數學模型的仿真或系統工作原理的仿真。故其大量採用的算術運算、關係運算、慣性延時、傳輸延時等描述方式是難於或不能進行邏輯綜合的。行為描述：一般採用進程語句（PROCESS）描述高層次的功能描述，不必考慮在具體電路是怎樣實現的。Architecturebehavioralofeqcomp4isbegincomp:process(a,b) begin ifa=bthen equal=‘1’; else equal=‘0’; endif; endprocesscomp;endbehavioral;結構體－－數據流描述數據流描述：也稱寄存器（RTL）描述方式，明確描述了數據信號的流動路徑、流動方向和流動結果。它採用類似於布爾方程的並行信號賦值語句進行描述。可以描述時序電路，也可描述組合電路。是完全能夠進行邏輯綜合的描述方式。當a和b的寬度發生變化時，需要修改設計，當寬度過大時，設計非常繁瑣布爾方程描述Architecturedataflow2ofeqcomp4isbeginequal= not(a(0)xorb(0))and not(a(1)xorb(1))and not(a(2)xorb(2))and not(a(3)xorb(3));enddataflow2;Architecturedataflow1ofeqcomp4isbeginequal=‘1’whena=belse‘0’;enddataflow1;結構體－－結構化描述結構化描述：複雜數字邏輯系統的層次化設計法。設計中，高層次的設計模組調用低層次的設計模組，或直接用門電設計單元來設計一複雜的邏輯電路。它採用元件例化語句或生成語句進行設計。使用格式: 先聲明元件： Component元件名[IS] [Port（端口說明）] EndComponent; 後元件例化： 例化名:元件名PortMap（端口映射）元件例化語句元件例化時端口映射方式1：位置對應方式元件標號：元件名PortMap（信號1,信號2,…）;architecturestructofeqcomp4isCOMPONENTXNOR2 PORT(A,B:INSTD_LOGIC; C:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTand4 PORT(a,b,c,d:INSTD_LOGIC; q:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALX:STD_LOGIC_VECTOR(0TO3);beginU0:xnor2portmap(a(0),b(0),x(0));U1:xnor2portmap(a(1),b(1),x(1));U2:xnor2portmap(a(2),b(2),x(2));U3:xnor2portmap(a(3),b(3),x(3));U4:and4portmap(x(0),x(1),x(2),x(3),equal);endstruct;元件例化時端口映射方式1：名字直接對應元件標號：元件名PortMap（信號A=信號A1,信號B=信號B1,…）;architecturestructofeqcomp4isCOMPONENTXNOR2 PORT(A,B:INSTD_LOGIC; C:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTand4 PORT(a,b,c,d:INS