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*isp技術應用設計方法TOP-DOWN自頂向下設計數字系統功能模組1功能模組2……功能模組n子模組11子模組12……子模組1n子模組21……子模組111……設計準則分割後最底層的模組應適合用邏輯語言進行表達。相似的功能應儘量設計成共用模組，以減少重複設計，提高設計效率。介面信號線最少：以交互信號線最少的地方為邊界劃分模組。結構勻稱。通用性好，易於移植。1、分割準則：2、系統的可觀測性

系統的可觀測性問題是指：在系統設計中，應同時考慮功能檢查和性能測試。在系統設計的同時設計觀測電路（即：觀測器），將系統內部的重要信號引向器件管腳輸出，供外部測試。一般可將系統的關鍵點信號，以及具有代表性的節點和線路上的信號，引向器件管腳輸出，供外部測試。如：時鐘、同步信號等。設計準則設計準則3、同步和非同步電路的選擇

在設計時應盡可能採用同步電路設計，避免使用非同步電路。這樣可以減少毛刺。4、最優化設計由於PLD的邏輯資源、連線資源和I/O資源是有限的，器件的速度和性能也是有限的，因此系統設計要考慮最優化。兩個約束條件：邊界條件、最優化目標。邊界條件：指器件的資源和性能限制。最優化目標：器件資源利用率最高。系統工作速度最快，延時最小。佈線最容易，可實現性最強。設計準則例：設計一個可控加/減運算器。設計步驟：1、設計專案的劃分： U1加法運算器模組 U2減法運算器模組 U3輸出模式控制模組2、頂層模組設計3、底層模組設計4、邏輯功能仿真1、建立新專案2、畫出頂層原理圖3、設計底層模組U14、設計底層模組U25、設計底層模組U36、建立測試向量檔6、仿真Mealy型狀態機設計方法Mealy型狀態機輸出不僅和存儲電路狀態有關，還和外部輸入信號有關，即:外部輸出是內部狀態和外部輸入的函數。描述方式：SiData_INi/ZOi例：設計一個序列檢測器。要求檢測器連續收到串行碼{1101}後，輸出檢測標誌1，否則輸出0。狀態機設計步驟：

①分析設計要求，列出全部可能狀態；

②狀態編碼；

③畫出狀態轉換圖；

④用ABLE狀態機語句描述狀態機。①分析設計要求，列出全部可能狀態:

未收到一個有效位：S0

連續收到一個有效位：S1

連續收到兩個有效位：S2

連續收到兩個有效位：S3

連續收到兩個有效位：S4②狀態編碼: S0=^B000 S1=^B001 S2=^B010 S3=^B011 S4=^B100③狀態轉換圖:SiData_INi/ZOi1101S41/1S0S1S2S31/01/00/00/01/00/01/00/00/0MODULEMEALYCP,DATA_IN PIN;ZO PINISTYPECOM;Q2..Q0 NODEISTYPEREG;S0=^B000;S1=^B001;S2=^B010;S3=^B011;S4=^B100;EQUATIONS[Q2..Q0].CLK=CP;STATE_DIAGRAM[Q2..Q0]STATES0:IFDATA_IN==1THENS1WITHZO=0; ELSES0WITHZO=0; STATES1:IFDATA_IN==1THENS2WITHZO=0; ELSES0WITHZO=0; STATES2:IFDATA_IN==0THENS3WITHZO=0; ELSES2WITHZO=0; STATES3:IFDATA_IN==1THENS4WITHZO=1; ELSES0WITHZO=0; STATES4:IFDATA_IN==1THENS1WITHZO=0; ELSES0WITHZO=0; ENDMODULEMEALYCP PIN;DATA_IN PIN;ZO PINISTYPECOM;Q2..Q0 NODEISTYPEREG;TEST_VECTORS([CP,DATA_IN]-ZO) [.C.,1]-.X.; [.C.,1]-.X.; [.C.,0]-.X.; [.C.,1]-.X.; [.C.,0]-.X.; [.C.,1