VHDL与数字电路设计课件.pptVIP

7-6電路的層次化設計（1）電路的層次化設計的優點：（a）生成的元件可以為後面的設計使用。（b）通用模組可以重複使用。（c）使得設計的電路程式更易讀、更易懂。（d）複雜的電路設計可以拆分為幾個部分，分別可以由不同的人來完成，以提高設計速度。（2）VHDL層次分解在VHDL中，層次由下麵部分構成：（a）元件：即實體和結構體對，可在其他設計中例化。（b）程式包：由元件和其他聲明組成。（c）庫：由一系列編譯過的設計單元組成。一個複雜電路，可以分為幾個模組，某個模組又可以再向下細分，這樣就可劃分為幾個層次，然後對每個層次分別進行設計。可以採用自頂向下的設計方法，也可採用自底向上的設計方法。一個層次化設計例圖bselmux2to1acrtoplevelqscbmux2to1aseltpschematicentity/architecturesymbolcomponentmux2to1cbasellibrarypackagetoplevelschematictoplevelentity/architecture電路設計步驟如下：a.mux2to1電路設計；b.建立元件的程式包；c.頂層設計。mux2to1電路底層設計LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYmux2to1ISPORT(a,b,sel:INstd_logic;c:OUTstd_logic);ENDmux2to1;ARCHITECTUREarchmux2to1OFmux2to1ISBEGINc=awhensel=0elseb;ENDarchmux2to1;建立元件的程式包LIBRARYieee;USEieee.std_logic_1164.ALL;PACKAGEmypkgISCOMPONENTmux2to1PORT(a,b,sel:INstd_logic;c:OUTstd_logic);ENDCOMPONENT;ENDmypkg;頂層設計LIBRARYieee;USEieee.std_logic_1164.ALL;USEWORK.mypkg.ALL;ENTITYtoplevelISPORT(s:INstd_logic;p,q,r:INstd_logic_vector(1DOWNTO0);t:OUTstd_logic_vector(1DOWNTO0));ENDtoplevel;ARCHITECTUREa1OFtoplevelIS SIGNALi:std_logic_vector(1DOWNTO0);BEGIN i=pAND(NOTq); m0:mux2to1PORTMAP(i(0),r(0),s,t(0)); m1:mux2to1PORTMAP(i(1),r(1),s,t(1));ENDa1;rtoplevelqscbmux2to1aseltp第八章CPLD和FPGA的結構與工作原理8.1PLD概述PLD是可編程邏輯器件（ProgrammableLogicDevice）的英文縮寫。可編程邏輯器件是一種數字積體電路的半成品，在其晶片上按一定排列方式集成了大量的門和觸發器等基本邏輯元件，使用者可利用開發工具對其進行加工，即按設計要求將這些片內的元件連接起來（此過程稱為編程），使之完成某個邏輯電路或系統的功能，成為一個可在實際電路系統中使用的專用積體電路（ASIC—ApplicationSpecificIntegratedCircuit）。beginprocess(clk)variableq:std_logic_vector(17downto0);Beginifclkeventandclk=1thenq:=q+1;endif;ck=q(17);endprocess;process(ck)Beginifckeventandck=1thenifindex1=15thenindex1=0;elseindex1=index1+1;e