DDR+的“读”和“写”眼图分析.docx

DDR123的读和写”眼图分析

现在不论做主板设计或测试的工程师,还是做内存或DDR芯片设计或测试的工程师都会面临这样-个问题：如何能够分离出“读”和写”眼图以发现有无信号品质问题？因为简单测试一段波形很难确定你的设计或产品是否满足规范要求。而因为DDR的数据总线信号存在三态，“读”时序和写”时序不同的情况,我们很难直接用示波器把“读”眼图和写”眼图分离出来。本文根据自己设计的DDR读”写”分离软件，介绍一种把读”眼图和“写”眼图分离开的方法，并创新地引入模板测试的方法。

DDR123总线概览

DDR全名为DoubleDataRateSDRAM,简称为DDR。现在DDR技术已经发展到了DDR3,理论上速度可以支持到1600MT/s。DDR总线走线数量多,速度快，操作复杂，探测困难，给测试和分析带来了巨大的挑战。

DDR本质上不需要提高时钟频率就能加倍提高SDRAM的速度，它允许在时钟的上升沿和下降沿读出数据，因而其速度是标准SDRAM的两倍。至于地址与控制信号则与传统SDRAM相同，仍在时钟上升沿进行数据判断。

目前，许多计算机使用时钟频率为533MHz的DDR2内存,更先进的DDR2内存正在日益普及，它的时钟频率在400MHz-800MHz之间，新的DDR3内存的时钟频率则可以工作在800MHz-1600MHz之间。DDR3内存芯片还有另外-个长处：更低的能耗，它的运行电压是1.5伏，低于DDR2内存芯片的1.8伏和DDR1内存芯片的2.5伏。在使用电池的设备中能够延长电池续航时间，因为能耗低，产生的热量也就少，从而对冷却的要求也就低一些。

DDR23几个新增特性的含义是:ODT(OnDieTermination),DDR1匹配放在主板上，DDR23把匹配直接设计到DRAM芯片内部，用来改善信号品质。OCD(OffChipDriver)是加强上下拉驱动的控制功能，通过减小DQS与/DQS(DQS是数据Strobe,源同步时钟,数据的1和0由DQS作为时钟来判断)Skew(时滞)来增加信号的时序容限(TimingMargin)oPostedCAS是提高总线利用率的一种方法。AL(AdditiveLatency)技术是相对于外部CAS,内部CAS执行，-定的延时。

Address/CommandBus(ContinuousClock)!图1：DDR总线的体系结构口

Address/CommandBus(ContinuousClock)!

图1：DDR总线的体系结构

CommandclockiscontinuousStrobeisactiveonlyReadeyeWnteeyecentereddunngdataburststraddlesstrobeonstrobeSnmpwo/JPBVsnmslBO图1是DDR总线的体系结构。其中DQS是源同步时钟，在接收端使用DQS来读出相应的数据DQ,上升沿和下降沿都有效。DDR1总线，DQS是单端信号，而DDR23,DQS则是差分信号。DQS和DQ都是三态信号，在PCB走线上双向传输，读操作时，DQS信号的边沿在时序上与DQ的信号边沿处对齐，而写操作时，DQS信号的边沿在时序上与DQ信号的中心处对齐，参考图2,这就给测试验证带来了巨大的挑战：把“读”信号与写”信号分开是非常困难的！

Commandclockiscontinuous

StrobeisactiveonlyReadeyeWnteeyecentereddunngdataburststraddlesstrobeonstrobe

Snmpwo/JPBVsnmslBO

图2：DDR总线读写魄作时序

图2中，Addr/CmdBus意思是地址/命令总线，都是时钟的上升沿有效，其中命令由:/CS（片选）,/RAS,/C命JWE（写使能）决定，比如:“读”命令为：LHLH,“写”命令为：LHLL等。操作命令很多，主要是NOP（空超作），Active（激活），WHte,Read,Precharge（Bank关闭），Au激Refre$h或SeifRefresh（白动刷新或白刷新）等（细节请参考：Jedec规范JESD79）。DataBus是数

据总线，由DQS的上升沿和下降沿判断数据DQ的0与1。

DDR123总线的信号完整性测试

DDR总线PCB走线多，速度快，操作时序复杂，很容易出现失效问题，为此我们经常用示波器进行DDR总线的信号完整性测试和分析，通