Allegro之约束管理器BackEnd.pdf

一、约束管理器(BACK-END)

本人学Cmtutbe的教程和例子的过程。

在HDL的相应课程中约束是表格代替PCB中的Constraints设置让人容易

理解，这里用SigXplorer图形化可以更深刻的理解约束的定义和为什么。

(一)、规划网络(根据Cadence教程)

1、简单规划：

选取要操作的网络显示：Display/BlankRats/All隐藏所有的网络，打开约束

管理器，Display/ShowRats/Ne切换到约束管理器，Net…Wiring…选择要编辑的

网络，右键菜单中选择Selec，回到PCB后Done如下图：

Logic/NetSchedule，比如要改为星形网络，点取左边端点移动时随之移动，

在中部引脚处点下，再到最上方，回到中央再点下，下移在适当处点右键，选取

InsertT点取放置点。从该点拉向另一端点，再拉回到T点然后依此到其它点

如下图，在等距时网线会隐藏：

切换到约束管理器，该网络的拓扑显示为Userdefine，以该NET创建一个

ECSets如：a_constraints它会在ECS的Wiring中显示为Template。

点取其它网络，指定a_constraints为基参考ECSets。OK后，在参考ECSets

栏中可能出错(变为红色)，鼠标放其上边在状态栏有出错信息，表明Mapping失

败。

出错的应取消，方法是点选所有出错的，右键菜单中选择Clear。在Analysis

Mode中选中NetShedule和OnlineDRC。在VerifySchedule列中为每个Net打

开Yes。按F9开始分析。

可以看到上图中所有网络都继承了网络的规划，这个影响走线因此效果远比

原来的好。也可以在System级(即ECSets)中加入VerifySchedule=Yes。

2、进阶：

在PCB中先选取一组相似的网络创建一个BUS(在HDL的约束管理器是不

能创建BUS的)，在PCB中创建BUS来管理ECSets是一种快捷的方法。

在PCB中只显示该BUS的线网，如下图：是上一例的原型。

提取BUS到SigXplorer，点击BUS名右键菜单中选SigXplorer出现：

实际上它是一个网络的网络结构图。实心三角形代表引脚，圆柱代表理想传

输线(无损)并显示它的电阻和延时。细线代表理想连接。这是个超简单的编辑器，

缺省操作是删除(左键点击)，或你上次选择的Copy等操作，连线是点圆点拉出，

不连时点空白处。

删除所有细线，移动并按下图放置

连线后Clean的结果是：

注意：目的是在U14和U15处形成T点，为形成T点从其它复制了一个传

输线TL10，如下图，含义是U2(中央的元件)与U19(上部没显示)有根Rat(TL11)，

U2相当于一个T点有Rats再连到J1和另一个T点，形成T点的关键是加入了

Rat(TL10)，从该T点拉到U14和U15。

点SET/Constraints选Wiring在VerifySchedul中选择YES。File/Updat

ConstraintsManager后File/Exit。PCB中Display/shownet回到约束管理器，点该

BUS并Select后如下图。

RouteNetByPick后

这是两个T点处的情况旁边是另一个网络作为参考。这样做与1)是很相似

的，约束管理Bus中一样产生有Template和ECSets。

(二)、PropagationDelay

1、规划网络：

目标：

从驱动端到分支总长1400~5400，分支1与分支2的长度允许相差150以

内(第一个T点)。从分支到接收引脚长度在350~1000(第二个T点)。显然与上面

的例子相似。

操作对象Module3中的ADDR_BUS。提取它到SigXplorer如下图：

按下图放置并连线：

Clean后:

先在SET/Constraint中设置Wiring的VerifySchedule=YES，打开RelProp

Delay选项卡,设置等长约束。

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