数字逻辑单元设计.pptVIP

时序逻辑电路设计--移位寄存器设计beginif(l)q=r;elsebeginfor(k=0;kn-1;k=k+1)q[k]=q[k+1];q[n-1]=w;endendendmodule第4章数字逻辑单元设计--存储器设计1存储器按其类型主要分为只读存储器和随机存储器两3虽然存储器从其工艺和原理上各不相同，但有一点是2种。4相同的，即存储器是单个存储单元的集合体，并且按照顺5序排列。其中的每一个存储单元由N位二进制位构成，表6示存放的数据的值。第4章数字逻辑单元设计--存储器设计126543需要注意的是，虽然在本节给出了存储器的原理描述和实现方法，但在实际中，尤其是在FPGA的设计中，存储器在FPGA内作为核提供给设计人员进行使用，设计人员只需要对这些核进行配置，就可以生成高性能的存储器模块，根本没有必要用VerilogHDL语言进行原理和功能的描述。123456存储器设计--ＲＯＭ设计只读存储器的数据被事先保存到了每个存储单元中，在PLD中保存数据的方法有很多。当对ROM进行读操作时，只要在控制信号的控制下，对操作的单元给出读取的数值即可。【例4.30】ROM的VerilogHDL描述EN为ROM的使能信号，ADDR为ROM的地址信号，CLK为ROM的时钟信号，DATA为数据信号。图4.16ROM的结构图存储器设计--ＲＯＭ设计modulev_rams_21a(clk,en,addr,data);inputclk;inputen;input[5:0]addr;outputreg[19:0]data;always@(posedgeclk)begin存储器设计--ＲＯＭ设计if(en)case(addr)6b000000:data=20h0200A;6b100000:data=20h02222;6b000001:data=20h00300;6b100001:data=20h04001;6b000010:data=20h08101;6b100010:data=20h00342;6b000011:data=20h04000;6b100011:data=20h0232B;6b000100:data=20h08601;6b100100:data=20h00900;6b000101:data=20h0233A;6b100101:data=20h00302;6b000110:data=20h00300;6b100110:data=20h00102;6b000111:data=20h08602;6b100111:data=20h04002;6b001000:data=20h02310;6b101000:data=20h00900;存储器设计--ＲＯＭ设计6b001001:data=20h0203B;6b101001:data=20h08201;6b001010:data=20h08300;6b101010:data=20h02023;6b001011:data=20h04002;6b101011:data=20h00303;6b001100:data=20h08201;6b101100:data=20h02433;6b001101:data=20h00500;6b101101:data=20h00301;6b001110:data=20h04001;6b101110:data=20h04004;6b001111:data=20h02500;6b101111:data=20h00301;6b010000:data=20h00340;6b110000:data=20h00102;6b010001:data=20h00241;6b110001:data=20h02137;6b010010:data=20h04002;6b110010:data=20h02036;6b010011:data=20h08300;6b110011:data=20h00301;存储器设计--ＲＯＭ设计6b010100:data=20h08201;6b110100:data=20h00102;6b010101:data=20h00500