数字电路第四章组合逻辑电路.pptVIP

画出F的四变量K图：选择地址变量，确定余函数Di：c.逻辑图：数据选择器的扩展：A、利用使能端进行扩展。下图是将双4选1MUX扩展为8选1MUX的逻辑图。 其中A2是8选1MUX地址端的最高位，A0是最低位。例如：用5个4选1MUX实现16选1MUX。树状扩展：C、采用扩展法，用2片8选1MUX实现下面逻辑函数：逻辑图： 四、数据分配器 数据分配器又称多路分配器(DEMUX)，其功能是将一路输入数据按n位地址分送到2n个数据输出端上。 常用的DEMUX有1—4DEMUX，1—8DEMUX，1—16DEMUX等。 1、1—4数据分配器（DEMUX）： A、逻辑符号： D为数据输入、A1、A0为地址输入 Y0～Y3为数据输出、E为使能端。 B、功能表：用译码器实现DEMUX：将2-4译码器的使能端E用作数据输入端D，则2—4 译码器的输出可写成：随着译码器输入地址的改变，可使某个最小项mi为1。则译码器相应的输出Yi=D，因而只要改变译码器的输入地址A、B，就可以将输入数据D分配到不同的通道上去（分配的数据为0）。因此，凡是具有使能端的译码器，都可以用作数据分配器。数据分配器与数据选择器联用，实现多通道数据分 时传送。例如：发送端由MUX将各路数据分时送到公共传输线上， 接收端再由分配器将公共传输线上的数据适时分配 到相应的输出端，而两者的地址输入都是同步控制的，其示意图如图所示。 五、数码比较器 比较两个二进制整数大小的电路。 1、四位并行数码比较器 A、逻辑符号 其中：1）输入端A3～A0、B3～B0接两个待比较的四位二进制数。 2）输出端PA＜B、PA=B、PA＞B 是三个比较结果。 3）CA＜B、CA=B、CA＞B是三个 级联输入端。当扩大待比较二进制数的位 数时，可将低位比较器的输出端： PA＜B、PA=B、PA＞B分别接到高位比较器的 CA＜B、CA=B、CA＞B三个输入端。四位比较器功能表： C、比较器的输出： 1)、输出PA＞B=1(即A大于B)的条件是：最高位A3＞B3，或者最高位相等而次高位A2＞B2，或者最高位和次高位均相等而次低位A1＞B1，或者高三位相等而最低位A0＞B0，或者四位均相等而低位比较器来的输入CA＞B时PA＞B=1。2)、输出PA=B=1的条件是：A3=B3，A2=B2，A1=B1， A0=B0，且级联输入端CA=B时PA=B=1。3)、输出PA＜B=1的条件请自己导出。 2、比较器的级联四位比较器可直接用来比较两个四位或小于四位的二进制整数的大小。当两个待比较的数的位数超过四位时，往往要将多个比较器级联使用。例如：采用两块四位比较器组件，用分段比较的方法， 实现七位二进制的比较，其逻辑图如图示。加法器加法器在数字系统中的应用十分广泛。除了能进行多位二进制数的加法运算外，也可以用来完成二进制减法运算。还可以利用加法器来实现码组变换。 一个四位加法器如图示。1、试采用四位加法器完成余3码到8421BCD码的转换 A、码组变换原理 因为对于同样一个十进制数，余3码比相应的8421BCD码多3，因此要实现余3码到8421BCD码的转换，只需从余3码减去(0011)即可（相当于加－3）。由于0011各位变反后成为1100，再加1（补码），即为1101，因此，减(0011)与加(1101)等效。所以，在四位加法器的A3～A0接上余3码的四位代码，B3、B2、B1、B0上接固定代码1101，就能实现转换。 B、逻辑电路：用四位加法器构成一位8421BCD码加法器A、码组变换原理：两个BCD码数相加，并以BCD码给出其和的电路称为BCD码加法器。两个一位十进制数相加，若考虑低位的进位，其和应为0～19。8421BCD码加法器的输入、输出都应用8421BCD码表示。而四位二进制加法器（逢16进1）是按二进制数进行运算的，因此必须把输出的二进制数(和数)进行等值变换。即当和小于等于9时不需要修正，当和大于9时需要加6(0110)修正（进位标志置1，相当于减10）。设：当和大于9时，D10=1，当和小于9时，D10=0则：可用D10来控制是否需要修正，即D10=1时，和加6，D10=0时则不加。B、一位8421BCD码加法器：图中第Ⅰ片完成二进数相加的操作，第Ⅱ片完成和 的修正操作。当进位产生（C4＝1）或和数在10～15的情况下要产生修