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2016-5-9电子工程学院北京邮电大学中国北京海淀区西土城路
2016-5-9
电子工程学院
北京邮电大学
中国北京海淀区西土城路1
实验报告
数字电路与逻辑设计实验
目录
TOC\o1-3\h\z\u实验名称和实验任务要求 3
QuartusII原理图输入法的设计与实现 3
用VHDL设计与实现组合逻辑电路 3
用VHDL设计与实现时序逻辑电路 4
用VHDL实现相关电路 4
端口说明及连接图 5
实验三（3） 5
端口说明 5
连接图 5
实验四 5
端口说明 5
连接图 6
VHDL代码和原理图 7
实验一（2） 7
实验三（3） 7
仿真波形图 9
实验一（2） 9
实验三（3） 9
仿真波形图分析 10
故障及问题分析 11
总结和结论 13
参考文献 14
实验名称和实验任务要求
QuartusII原理图输入法的设计与实现
用逻辑门设计一个半加器，仿真验证其功能，生成新的半加器图形模块单元；
用生成的半加器模块单元和逻辑门设计一个全加器模块。仿真验证，并下载到实验板。使用拨码开关作为输入，LED作为输出；
使用74LS1383-8线译码器实现逻辑函数F=C
用VHDL设计与实现组合逻辑电路
数码管译码器
用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证功能，并下载到实验板验证。使用拨码开关作为输入，7段数码管作为输出。
8421码转Grey码译码器
用VHDL语言设计并实现一个8421码转Grey码的代码转换器，仿真验证功能，并下载到实验板验证。使用拨码开关作为输入，LED作为输出。
4人表决器
用VHDL语言设计并实现一个4人表决器。多数人赞同则通过，否则不通过。仿真验证其功能。
用VHDL设计与实现时序逻辑电路
分频器
用VHDL语言实现一个12分频的分频器。要求输出占空比为50%的方波。仿真验证功能。
8421十进制计数器
用VHDL语言实现一个带异步复位的8421十进制计数器。仿真验证功能。
组合计数器、分频器、数码管译码器
将之前设计的组合计数器、分频器、数码管译码器链接，下载到实验板显示计数结果。
用VHDL实现相关电路
用VHDL语言设计并实现数码管动态扫描器，仿真验证结果并下载到实验板。
端口说明及连接图
实验三（3）
端口说明
输入端口
clock,clr：时钟信号，清零信号
输出端口
display：控制数码管显示
ctl：控制数码管阳极
连接图
实验四
端口说明
输入端口
clk:时钟信号
输出端口
row,r_col,g_col:分别控制点阵行列信号
连接图
VHDL代码和原理图
实验一（2）
实验三（3）
libraryieee;
useieee.std_logic_1164.all;
entityautosegis
port(
clock,clr:instd_logic;
display:outstd_logic_vector(6downto0);
ctl:outstd_logic_vector(7downto0)
);
endautoseg;
architectureautosegofautosegis
componentdiv12is
port(
clk:instd_logic;
clear:instd_logic;
clk_out:outstd_logic
);
endcomponent;
componentcounteris
port(
clk,clear:instd_logic;
counterout:outstd_logic_vector(3downto0)
);
endcomponent;
componentsegis
port(
a:instd_logic_vector(3downto0);
b:outstd_logic_vector(6downto0);
control:outstd_logic_vector(7downto0)
);
endcomponent;
signalnumber:std_logic_vector(3downto0);
signaltemp_clk:std_logic;
signalenable:std_logic;
begin
enable=0;
u1:div12por
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