边沿触发器课件.pptVIP

同步RS；如果~S和~R是寬度有限的脈衝；為了CP=1時避免多次翻轉（“空翻”），使[CP由低電平跳變為高電平之後，無論~S和~R的狀態如何變化，S’和R’始終不變]置1維持線和置0維持線；G3和G5，G4和G6分別形成兩個基本RS觸發器，當CP為高電平的時候，如果~S為低電平（或：~R為低電平），~S（或~R）的置1（置0）信號立即被鎖存到基本RS中，當~S再次變成高電平時，鎖存狀態也不發生變化；避免R’與S’同時被鎖存為１的狀態——在CP=1期間，~S和~R分別呈低電平：阻塞線——置1阻塞線（封鎖G4）；置0阻塞線（封鎖G3）也可以認為G3和G4組成了基本RS觸發器，鎖存~S’和~R’的狀態（分別相當於~S和~R）鎖存的動作發生於CP從低到高的時刻，邊沿觸發但是，在CP上升沿時，~S和~R同為0，同樣是不確定的狀態；所以，乾脆用單端輸入（D-觸發器）*~S=~(~R)，但是如果沒有阻塞線，仍然可能出現將G1和G2的輸入端都鎖存成0的現象，就不是邊沿觸發了；所以需要——置0阻塞線；而置0維持線，同時也是置1阻塞線（封鎖G6，使D=1的輸入封鎖）比誰快，一邊時過G3，一邊是過G6過G4可以看作是由於高電平時G5經過兩級門已經搶先了。傳輸延遲phl=3plh=2*建立：G6需要1級門建立；G5需要2級門建立保持：D=0；G4輸出的低電平返回門G6的輸入端，D端的點評才允許改變，1級。D=1，由於G3的輸出使G6封鎖，所以0*目的：CP=1期間，G6的輸出不受D的變化的影響所以只要考慮阻塞線就抓住了問題的關鍵。D=0，考慮置1阻塞線*初態在CP=1和CP=0的時間間隔內分別由主、從觸發器負責存儲*初態在CP=1和CP=0的時間間隔內分別由主、從觸發器負責存儲*tWH指正脈衝的寬度tplh,tphl*邊沿觸發器為了提高觸發器的抗干擾能力，希望觸發器的次態僅僅取決於CP信號的沿（上升沿和下降沿）到達時刻輸入信號的狀態，而在此之前和之後輸入狀態的變化對次態沒有影響。維持-阻塞邊沿D觸發器CMOS主從結構邊沿觸發器利用傳輸延遲時間的邊沿觸發器*§5.3.1維持—阻塞邊沿D觸發器置1維持線置0維持線QQCPSRG1G2G3G4G5G6S’R’置0阻塞線置1阻塞線010*§5.3.1維持—阻塞邊沿D觸發器單端輸入置1維持線置0維持線QQCPRG1G2G3G4G5G6S’R’置0阻塞線D置1阻塞線*§5.3.1維持—阻塞邊沿D觸發器電路圖符號QQC11DRSSDRDCPD國標符號國標符號“”表示單元觸發動作*DQn+100011011Qn0激勵表101§5.3.1維持—阻塞邊沿D觸發器特性方程（狀態方程）與狀態表狀態轉移圖與激勵表DQn+1狀態表0110CP*§5.3.1維持—阻塞邊沿D觸發器動態特性建立時間保持時間傳輸延遲最高時鐘頻率*§5.3.1維持—阻塞邊沿D觸發器動態特性建立時間電路特點：CP是加在G3和G4上的；CP到達前，G5和G6的輸出必須穩定地建立；D端的輸入信號必須先於CP的上升沿到達；*§5.3.1維持—阻塞邊沿D觸發器動態特性保持時間為了實現邊沿觸發，應保證CP=1期間G6的輸出始終不變；或者使G6的變化受到輸入控制門的封鎖。考慮阻塞線置1阻塞置0阻塞011101*§5.3.2CMOS主從結構邊沿觸發器電路結構CP=0時，TG1接通，TG2關閉，主觸發器接收輸入信號，Q’=D；CP=0時，TG4接通，TG3關閉，輸出維持不變(從)。當CP從0變成1，上升沿……*§5.3.2CMOS主從結構邊沿觸發器CP由0變1時，TG1關閉，TG2接通，G1門輸入端電容存儲，被切斷前!Q’的狀態被主觸發器保存;CP=1，TG3接通，TG4關閉，輸出維持不變（主）。上升沿觸發，即“輸入輸出複合”；但“主從複合”在上升沿。改變CP信號極性，可構成下降沿觸發。電路結構（全）CP=0時，TG1接通，TG2關閉，主觸發器接收輸入信號，Q’=D；CP=0時，TG4接通，TG3關閉，輸出維持不變(從)。*§5.3.3利用傳輸延遲時間的邊沿觸發器電路結構G1、G2組成基本RS觸發器，G3、G4為導引門，其延遲時間大