第五讲 存储器设计.pptVIP

5.4先进先出（FIFO）设计要求：存入数据按顺序排放，存储器全满时给出信号并拒绝继续存入，全空时也给出信号并拒绝读出；读出时按先进先出原则；存储数据一旦读出就从存储器中消失。5.4先进先出（FIFO）设计先进先出（FirstInFirstOut，FIFO）与普通存储器的区别是没有外部读写地址线，其数据地址由内部读写指针自动加减1完成。FIFO通常利用双口RAM和读写地址产生模块来实现其功能。

5.4先进先出（FIFO）设计先进先出（FirstInFirstOut，FIFO）与普通存储器的区别是没有外部读写地址线，其数据地址由内部读写指针自动加减1完成。FIFO通常利用双口RAM和读写地址产生模块来实现其功能。满标志空标志

5.4.1FIFO类型同步控制的FIFOFIFO的读写时钟相同。异步控制的FIFO用于跨时钟域的数据交换；FIFO的读写时钟不同；读写时钟之间不一定存在相位、周期方面的约束关系。同步FIFO设计5.4.2同步FIFO设计FIFO为空，不可从FIFO读数据，但可写；FIFO为满，不可向FIFO写数据，但可读；非空非满时，FIFO可读、可写。FIFO的读写受同一时钟控制；FIFO的大小为N。5.4.2同步FIFO设计问题：如何判断FIFO为空、满？FIFO的读写操作的位置如何判定？5.4.2同步FIFO设计5.4.2同步FIFO设计当wr_ptr=rd_ptr时，FIFO数据为空；当wr_ptr-rd_ptr=M-l或rd_ptr-wr_ptr=l时，FIFO数据为满；当wr_ptr=rd_ptr时，wr_ptr-rd_ptr为FIFO内数据个数；当wr_ptr=rd_ptr时，M-(rd_ptr-wr_ptr)为FIFO内数据个数。5.4.3同步FIFO的VHDL实现(1)双端口RAM端口定义5.4.3同步FIFO的VHDL实现(1)双端口RAM结构体实现5.4.3同步FIFO的VHDL实现(2)写地址计数器5.4.3同步FIFO的VHDL实现(3)读地址计数器5.4.3同步FIFO的VHDL实现(4)空满状态产生器端口定义5.4.3同步FIFO的VHDL实现(4)空满状态产生器结构体实现5.4.4异步FIFO设计读写时钟信号不相同通过地址编码方式解决读写地址变化不同步而引起的空满标志错误的问题。3.同步FIFO包括双端口RAM读写地址计数器空满标志产生器地址线ABCD提交多选题1分此题未设置答案，请点击右侧设置按钮5.4.6存储器设计总结存储单元数据结构整数数组TYPEmemoryISARRAY(INTEGERRANEG)OFINTEGER;位矢量SUBTYPEwordISSTD_LOGIC_VECTOR(k-1DOWNTO0)；TYPEmemoryISARRAY(0TO2**w-1)OFword;5.4.6存储器设计总结存储单元初始化（外部文件读取）自定义数据格式文件.COE文件(1)自定义数据格式文件VHDL文本输入输出包集合（TEXTIO）VHDL语言对文件格式不作任何限制。TEXTIO按行进行处理，一行为一个字符串，以回车、换行符作为行结束符。(2).COE文件MEMORY_INITIALIZATION_RADIX=2;MEMORY_INITIALIZATION_VECTOR=

数据格式，当前设定为2进制，还可以为8，10，16进制(3)XilinxFPGA内部IP核设计FPGA具有内嵌的BLOCKRAM（BRAM）来扩展其应用范围和系统集成能力（SOC）。BRAM可用于配置为单端口RAM、双端口RAM、内容地址存储器（CAM）以及FIFO等常用存储结构。BRAM内部每个单位即单片块RAM大小为18Kbit（即位宽为18bit深度为1024，Spartan-3EFPGA）。(4)FPGA内部IP核设计奇偶校验不能检测偶数个位的错误。和校验，假如在若干个整数序列中有两个错误，一个增加了一定的值，而另外一个刚好减小了相同的值，就检测不出来了模2除法跟一般的多项式乘除法一样，只是在各项相加减的时候模2的算术运算，模2的加减时不考虑进位和借位，效果等同于异或逻辑运算不同的生成多项式，检错能力也不同。假如最低位为0的话，很多错误就检测不出来